PHÂN LOẠI BỘ NHỚ BÁN DẪN

Mục Lục

I.CÁC LOẠI ROM

1.1.ROM LẬP TRÌNH BẰNG MẶT NẠ (Mask Programed ROM)

Với ROM được lập trình bằng mặt nạ, nhà phân phối đã ghi ( lập trình ) các vị trí nhớ của nó theo nhu yếu của người mua. Một phím âm bản, gọi là mặt nạ được sử dụng để trấn áp các mối nối điện trên chip .
Vì mặt nạ rắt đắt nên loại ROM này không được mang lại hiệu suất cao kinh tế tài chính. Nhược điểm của loại ROM này là nó không được cho phép lập trình lại, vì thế nó là dạng ROM đúng nghĩa. Tuy nhiên ROM được lập trình bằng mặt nạ vẫn chỉ là giải pháp tiết kiệm ngân sách và chi phí nhất khi cần trang bị số lượng lớn ROM cùng loại .

Hình 4.10 trình bày cấu trúc của một MROM TTL nhỏ, gồm 16 ô nhớ được sắp xếp thành 4 hàng x 4 cột. Mỗi ô là một transistor lưỡng cực được kết nối theo cực C chung. Giãi mã 1 sang 4 đường được sử dụng để giải mã địa chỉ ngõ vào A1A0 khi chọn thanh ghi hàng để đọc dữ liệu. Mạch giải mã ở trạng thái cao cung cấp cho phép giải mã hàng của ngõ vào cực B cho giá trị của ô nhớ.

Ví dụ : Một MROM được đùng để lưu trữ bảng giá trị các hàm toán học: y = x2 + 3, với x là ngõ vào, y là ngõ ra.

Bạn đang đọc: PHÂN LOẠI BỘ NHỚ BÁN DẪN

Ta có bảng giá trị sau :
Số x biểu lộ qua giá trị A1A0 .

Khi x = A1A0 = 102 = 210 suy ra y = 22+ 3 = 710 = 01112

1.2.ROM CHO PHÉP LẬP TRÌNH (Programmable ROM – PROM)

PROM có cấu tạo như ROM nhưng có hai đặc điểm khác biệt, đó là:

Tất cả các tế bào nhớ đều có diode hay transistor lưỡng cực hay transistor MOS, tùy theo công nghệ tiên tiến sản xuất .
Phần tử bán dẫn được nối với cầu chì tích hợp. Cầu chì đứt rồi không hề nối lại được do đó ta chỉ hoàn toàn có thể lập trình PROM một lần thôi .
Muốn đổi từ bit 1 sang bit 0 người ta dùng một xung điện có biên độ và độ rộng xung thích hợp ( cho biết bởi đơn vị sản xuất ) giữa đường từ và đường bit tương ứng để làm đứt cầu chì .

Hình 4.11 minh họa hoạt động giải trí lập trình của một PROM

1.3.ROM CHO PHÉP LẬP TRÌNH GHI XOÁ ĐƯỢC (Erasable PROM – EPROM)

PROM chỉ lập trình được một lần vì cầu chì đứt không thể nối lại được từ bên ngoài. Nên khi nạp chương trình sai hay muốn đổi chương trình thì ta phải dùng một PROM mới. Do đó nguời ta đã chế tạo ra loại EPROM cho phép người sử dụng có thể lập trình và xóa được.

a.Cách nạp như sau

Đặt mức điện áp đặt biệt ( từ 25V – 50V tùy loại ) vào ngõ vào ( + Vpp ) và cần một thời hạn ( 50 ns cho một vùng nhớ ) do đó thời hạn nạp một EPROM mất vài phút .
Ô nhớ trong EPROM là những transistor MOS với cổng logic silic thả nổi. Ở trạng thái thông thường mọi transistor đều tắt và mỗi ô nhớ tàng trữ logic 1. Xung điện áp sẽ đẩy các electron nguồn năng lượng cao vào khu vực cổng thả nổi và chúng vẩn còn kẹt trong lúc xung điện đã kết thúc, do không có đường phóng điện. Vì vậy transistor cứ liên tục mở ngay khi ngắt điện với thiết bị và ô nhớ lúc này tàng trữ logic 0 .
Khi một ô nhớ của EPROM được lập trình thì hoàn toàn có thể xóa nó bằng cách chiếu tia cực tím ( UV ) qua một của sổ trên vỏ chip. Tia UV tạo một dòng quang điện từ cổng thả nổi quay trở lại chân đế bằng silic, qua đó nó xóa đi các điện tích tàng trữ, tắt transitor và phục sinh ô nhớ về trạng thái logic 1. Quá trình xóa này thường cần từ 15 đến 20 phút .

b.Nhược điểm của EPROM

Phải tháo EPROM ra khỏi mạch mới để xóa rồi mới nạp trình được .
Khi cần xóa hay biến hóa một từ cũng không hề nạp chồng lên từ đó mà phải xóa hết và nạp lại từ đầu .

1.4.ROM CHO PHÉP LẬP TRÌNH VÀ XÓA ĐƯỢC BẰNG ĐIỆN (Electrically Erasable PROM – EEPROM)

Khuyết điểm của EPROM được khắc phục với sự sinh ra của EEPROM. EEPROM giữ lại cấu trúc cổng thả nổi của EPROM, nhưng có thêm một lớp oxit rất mỏng mảnh phía trên cực máng của ô nhớ MOSFET. Sự bổ xung này hình thành nên đặc thù chính của EEPROM đó là năng lực xóa bằng điện .
Nguyên lý cơ bản của EEPROM cũng giống như EPROM dùng cấu trúc tha nổi. Nhờ thêm vào một lớp oxide mỏng dính gần cực thoát của tế bào MOSFET, khi áp điện cao ( 21V ) giữ cực G và D với một lượng điện tích hoàn toàn có thể len vào cổng nổi tàng trữ tại đó ngay cả khi ngưng phân phối điện tích khỏi cổng nổi và xóa ô nhớ. Do chính sách truyền điện tích này chỉ yên cầu dòng điện rất thấp nên việc xóa và lập trình EEPROM hoàn toàn có thể thực thi ngay trong mạch ( không cần nguồn UV và máy lập trình PROM đặc biệt quan trọng ) .

Ưu điểm của EEPROM

Có năng lực nạp từng từ riêng lẽ ( không giống như EPROM phải nạp cả IC ) .
Xóa rất nhanh ( 10 ms trên mạch ) so với 30 phút phơi ánh sáng UV .
Nạp rất nhanh ( 10 ms so với 50 ms của EPROM ) .

Đặc tính nạp – xóa trên mạch

EEPROM cần có nguồn 5V(Vcc) và 21V : lấy từ 5V qua bộ chuyển đổi DC-DC.

Mạch khống chế xung 10 ns để tạo cho quy trình nạp và xóa .

1.5. ỨNG DỤNG CỦA ROM

Lưu trữ chương trình chạy máy tính
Lưu trữ chương trình chởi động máy ( boottrap memory ) .
Hoạt động như mạch tổng hợp, ROM đảm nhiệm tính năng như PLA ( programmable logic array – chuổi hàm logic )
Bảng tài liệu : chứa các tài liệu cần tìm hiểu thêm ví dụ điển hình như bảng quy đổi mã, bảng các giá trị lượng giác. Bộ tạo ký tự như tạo các ký mã ASCII .
Mạch tạo dạng sóng ( function generator ) là một mạch tạo các dạng sóng như hình sine, sóng răng cưa, sóng tam giác, sóng vuông .

II.CÁC LOẠI RAM

2.1. RAM TĨNH (Static RAM)

Là RAM có thể lưu trữ dữ liệu đến khi nào chip vẩn còn được cấp điện. Ngày nay RAM lưỡng cực tĩnh được chế tạo theo công nghệ TTL, công nghệ ECL đã đạt đến dung lượng nhớ hơn 16Kbit, thời gian truy xuất dưới 10ns và công suất tiêu thụ dưới 0,1mW/bit và công nghệ NMOS, CMOS, HMOS, MIXMOS, XMOS với dung lượng 256Kb, thờigian truy xuất thấp đến 15ns.

Bảng dưới đây là 1 số ít thông số kỹ thuật của các loại RAM tĩnh theo các công nghệ tiên tiến sản xuất khác nhau .

Từ bảng thông số kỹ thuật trên cho thấy :

ECL có thời hạn truy xuất ngắn nhất
ECL, TTL có dung tích nhỏ hơn CMOS, NMOS
CMOS, NMOS có hiệu suất thấp hơn ECL, TTL. ECL có hiệu suất cao nhất

2.2.Giản đồ thời gian của SRAM

Các IC RAM thường được dùng làm bộ nhớ trong máy tính. Chip nhớ giao diện với CPU phải đủ nhanh mới đáp ứng được các lệnh đọc và ghi của CPU. Không phải tất cả các loại RAM đều có đặc điểm thời gian như nhau.

Hình 4.17 : Biểu diễn sơ đồ thời gian cho một chu kỳ đọc và chu kỳ ghi hoàn chỉnh của một chip SRAM điển hình.

Hình 4.17 Sơ đồ thời hạn tiêu biểu vượt trội của SRAM

2.2.1.Chu kỳ đọc

Dạng sóng ở hình 4.17 a minh họa hành vi của nguồn vào địa chỉ, nguồn vào trong chu kỳ luân hồi đọc của bộ nhớ .

Chu kỳ đọc mở màn tại thời gian t0. Trước thời gian này, nguồn vào địa chỉ hoàn toàn có thể là bất kể địa chỉ nào có sẵn trên bus địa chỉ từ hoạt động giải trí ngay trước đó .
Vì nguồn vào của RAM không tích cực nên nó sẽ không phân phối địa chỉ cũ .
Tại thời gian t0 CPU phân phối địa chỉ mới cho nguồn vào của RAM, đây chính là địa chỉ của vị trí nhớ cần đọc .
Sau thời hạn không thay đổi tín hiệu địa chỉ, đường được kích hoạt .
RAM phân phối bằng cách thay đặt tài liệu từ vị trí nhớ có địa chỉ xác lập vào đường ra tài liệu tại thời gian t1. tACC là thời hạn truy vấn của RAM. tCO là thời hạn thiết yếu để nguồn vào của RAM đi từ mức Hi-Z đến mức tài liệu hợp lệ một khi tích cực .
Tại thời gian t2, trở về mức cao, và đầu ra của RAM trở về trạng thái Hi-Z sau khoảng chừng thời hạn tOD. Vậy dữ liệu của RAM sẽ ở trên bus tài liệu trong khoảng chừng thời hạn từ t1 đến t3 .
Thời gian của một chu kỳ luân hồi hoàn hảo là tRC, lê dài từ t0 đến t4 khi CPU biến hóa nguồn vào địa chỉ mới cho chu kỳ luân hồi đọc / ghi khác diễn ra tiếp theo .

2.2.2.Chu kỳ ghi

Xem thêm: Công nghiệp điện tử Nhật Bản – Wikipedia tiếng Việt

Hình 4.17 b màn biểu diễn hoạt động giải trí của tín hiệu cho một chu kỳ luân hồi ghi khởi đầu khi CPU phân phối địa chỉ mới cho RAM tại thời gian t1 .

CPU đưavà xuống thấp sau khi chờ qua khoảng thời gian tAS, thời gian thiết lập địa chỉ, cho phép bộ giải mã địa chỉ của RAM có đủ thời gian để đáp ứng địa chỉ mớivà bị giữ ở mức thấp trong khoảng thời gian tW gọi là thời gian ghi. tDS gọi là thời gian thiết lập dữ liệu còn tDHgọi là thời gian duy trì dữ liệu.

Trong thời hạn ghi, tại thời gian t1, CPU phân phối tài liệu hợp lệ cho bus tài liệu để ghi vào RAM. Dữ liệu này phải được duy trì tại nguồn vào của RAM tối thiểu một khoảng chừng thời hạn tDH sau khi và không còn tích cực tại thời gian t2 .
Tương tự, nguồn vào địa chỉ phải liên tục không thay đổi trong khoảng chừng thời hạn duy trì địa chỉ, tức sau thời gian t2. nếu không thỏa bất kể điều kiện kèm theo nào về thời hạn thiết lập và thời hạn duy trì thì hoạt động giải trí ghi xảy ra sẽ không đáng đáng tin cậy .
Thời gian của một chu kỳ luân hồi ghi hoàn hảo tWC lê dài từ t0 đến t4 khi CPU đổi sang địa chỉ mới cho chu kỳ luân hồi đọc / ghi tiếp theo .

2.3. RAM ĐỘNG (DRAM)

Ram động có tế bào nhớ là một FF. RAM động dùng kỹ thuật MOS để lưu trữ các bit 0 hay 1 trong các điện dung bẩm sinh giữa cửa và lớp nền của transistor MOS.

Dữ liệu này tàng trữ ở tụ này không được duy trì lâu vì sự rỉ của tụ cũng như của các transistor MOS chung quanh nên cần được làm tươi ( refresh ) trong khoảng chừng vào mili giây ( nếu không tụ xả điện sẽ mất tài liệu ) .
Sự làm tươi tụ cần phải có bộ điều khiển và tinh chỉnh ( Dynamic Memory Controller ) bên ngoài và trên cùng vi mạch. Và đây cũng là điểm yếu kém của RAM động so với RAM tĩnh. Nhưng ngược lại RAM tĩnh cũng có nhiều ưu điểm như : dung tích nhớ, vận tốc, hiệu suất tiêu thụ, giá tiền hạ. Ngày nay RAM động được sản xuất theo công nghệ tiên tiến như NMOS, CMOS, CHMOS, XMOS với dung tích nhớ trên Megabit, thời hạn xâm nhập dưới 100 ns và hiệu suất tiêu tán rất nhỏ .

Bảng dưới đây cho biết một vài thông số so sánh giữa RAM tĩnh và RAM động

2.3.1.Cấu trúc và hoạt động của DRAM.

Cấu trúc bên trong của DRAM hoàn toàn có thể tưởng tượng như một mảng ô nhớ bit đơn, được minh họa như hình 4.18. Ở đây, 16384 ô nhớ được sắp xếp thành ma trận 128 x128. Mỗi ô nhớ chiếm một vị trí riêng không liên quan gì đến nhau trong hàng và cột thuộc khoanh vùng phạm vi ma trận .

Có 14 đầu địa chỉ để chọn 1 trong 16384 ô nhớ (214 = 16384); những bit địa chỉ thấp từ A0 đến A6 chọn hàng, còn những bit địa chỉ cao từ A7 đến A13 chọn cột. Mỗi địa chỉ 14 bit chọn ô nhớ riêng biệt để đọc ra hay ghi vào.

Hình 4.19 là ký hiệu một ô nhớ động và mạch tương ứng của nó. Dựa vào sơ đồ đơn giản này ta có thể hiểu được cách đọc hay ghi dữ liệu vào DRAM.

Các chuyển mạch từ SW1 đến SW4 thực ra là các transistor MOSFET được tinh chỉnh và điều khiển bằng các đầu ra khác nhau của bộ giải thuật địa chỉ và bằng tín hiệu tuy nhiên ở đây tụ điện mới là ô nhớ đích thực .

Khi ghi dữ liệu thì công tắc SW1 và SW2 đóng lại trong khi công tắc SW3 và SW4 vẫn mở, nối dữ liệu nhập vào tụ C. logic 1 tại đầu vào dữ liệu tích điện cho tụ C còn logic 0 thì xả điện cho tụ C. Vì luôn có sự rò điện qua các chuyển mạch đóng nên tụ C bị mất điện dần.

Để đọc tài liệu tại ô nhớ thì chuyển mạch SW2, SW3 và SW4 đóng lại còn SW1 vẫn mở nối điện thế tàng trữ với bộ khuếch đại. Bộ khuếch đại sẽ so sánh điện thế này với giá trị tìm hiểu thêm nào đó để quyết định hành động là logic 1 hay logic 0, rồi đưa ra giá trị 0V hay 5V cho đầu ra tài liệu. Đầu ra này lại được nối với tụ qua SW2 và SW4 nên tụ điện sẽ được làm tươi. Như vậy bit tài liệu trong ô nhớ được làm tươi mỗi khi nó được đọc .

2.3.2.Dồn kênh địa chỉ – Address Multiplexing (ghép địa chỉ)

Hiện nay các đơn vị sản xuất đã sản xuất ra nhiều loại DRAM với dung tích khá lớn. Với các loại DRAM có dung tích lớn thì yên cầu phải có nhiều chân vào địa chỉ nếu nhu yếu một chân riêng không liên quan gì đến nhau. Để khắc phục yếu điểm này các đơn vị sản xuất đã sử dụng chiêu thức ghép kênh địa chỉ. Bằng cách này mỗi chân vào địa chỉ hoàn toàn có thể dung nạp hai bit địa chỉ khác nhau, tiết kiệm chi phí được số chân giúp giảm đáng kể kích cở của vỏ IC .

Hình 4.20 trình bày bộ nhớ có dung lượng từ 16K và trước đó cần 14 đường địa chỉ bus tới trực tiếp từ CPU đến bộ nhớ.

Hình 4.21 minh họa địa chỉ CPU dùng mạch Multiplex để đưa địa chỉ từ CPU tới DRAM. Ta thấy chỉ có 7 đường địa chỉ ngõ vào đến DRAM, nghĩa là 14 đường địa chỉ từ bus địa chỉ CPU được đưa vào mạch Multiplexer sẽ truyền 7 bit địa chỉ tại thời điểm nào đó tới ngõ vào địa chỉ ô nhớ. Khi MUX = 0 thì truyền A0 – A6 đến DRAM, khi MUX = 1 thì truyền A7 – A13 đến DRAM.

Giản đồ thời hạn của tín hiệu MUX
Thời gian của tín hiệu MUX phải đồng nhất với tín hiệuvà. MUX phải ở mức thấp khi bị kích xuống mức thấp, sao cho các đường địa chỉ A7 – A13 từ CPU sẽ đến được nguồn vào địa chỉ DRAM. Tương tự MUX phải ở mức cao khibị kích xuống thấp, sao cho A0 – A6 từ CPU sẽ xuất hiện tại nguồn vào của DRAM .

Hình 4.22 minh hoạ thời gian của tín hiệu MUX.

Hình 4.23 cho thấy cấu trúc của một DRAM 16K x1 sau khi đã dùng MUX

2.3.3. Chu kỳ đọc/ghi của DRAM

Chu trình đọc/ghi của DRAM phức tạp hơn nhiều so với SRAM bởi vì cần có bộ định thời để khống chế làm tươi và bộ điều khiển bộ đệm của thanh ghi, bộ đa hợp hàng cột thông qua hai chân và.

Chu kỳ đọc DRAM

Hình 4.24 màn biểu diễn hoạt động giải trí tiêu biểu vượt trội của tín hiệu trong suốt hoạt động giải trí đọc .

Giả sử đang ở mức cao trong suốt hoạt động đọc. Sau đây là phần mô tả từng bước hoạt động xảy ra tại những thời điểm trong sơ đồ tín hiệu.đang ở mức cao trong suốt hoạt động giải trí đọc. Sau đây là phần miêu tả từng bước hoạt động giải trí xảy ra tại những thời gian trong sơ đồ tín hiệu .
t0 : MUX bị đưa xuống mức thấp để áp các bit địa chỉ hàng ( A0 – A6 ) vào nguồn vào địa chỉ của DRAM .
t1 : bị đưa xuống mức thấp để nạp địa chỉ hàng vào DRAM
t2 : MUX lên mức cao để đặt địa chỉ cột ( A7 – A13 ) tại các nguồn vào địa chỉ của DRAM .
t3 : xuống thấp để nạp địa chỉ cột vào DRAM .
t4 : DRAM cung ứng lại bằng cách đặt tài liệu hợp lệ từ vào ô nhớ được chọn lên đường tài liệu ra .
t5 : MUX, , và đường tài liệu ra trở lại trạng thái bắt đầu .

Chu kỳ ghi của DRAM

Hình 4.25 trình diễn hoạt động giải trí tiêu biểu vượt trội của tín hiệu trong hoạt động giải trí ghi vào DRAM .
Quá trình ghi được miêu tả như sau :

t0 : MUX ở mức thấp để đặt các bit địa chỉ hàng ( A0 – A6 ) vào nguồn vào địa chỉ của DRAM .
t1 : = NGT nạp địa chỉ hàng vào DRAM
t2 : MUX lên mức cao để đặt địa chỉ cột ( A7 – A13 ) tại các nguồn vào địa chỉ của DRAM .
t3 : = NGT để nạp địa chỉ cột vào DRAM .
t4 : Dữ liệu cần ghi được đạt lên đường tài liệu vào .
t5 : bị kích xuống thấp để ghi tài liệu vào ô nhớ được chọn .
t6 : Dữ liệu vào bị vô hiệu khỏi đường tài liệu vào .
t7 : MUX, , và đường tài liệu vào trở về trạng thái bắt đầu .

2.3.4. Làm tươi DRAM

Xem thêm: Văn bản HĐND – UBND thành phố

Việc làm tươi DRAM phải được xảy ra mỗi 2ms để duy trì dữ liệu. Mỗi một trong 256 hàng phải được kích bởi chân Có thể ở mức cao trong trình tự làm tươi để giảm công suất tiêu thụ.

Dù đọc hay viết vào một tế bào nào của một hàng đều phải làm tươi hàng loạt hàng đó. Để làm tươi DRAM cần phải có bộ đếm làm tươi DRAM ( Refresh Controler ) .
Phương pháp là tươi phổ cập nhất là làm tươi chỉ với, triển khai bằng việc lựa chọn một địa chỉ hàng vớitrong khivàvẩn ở mức cao .

Source: https://dvn.com.vn
Category: Điện Tử